През последните години, с бързото развитие на компютрите, цифровите мрежи и телевизионните технологии, търсенето на хора за висококачествени телевизионни изображения продължава да се увеличава, а радио и телевизионната индустрия на моята страна е претърпяла бързо развитие и бързо развитие. Сателитното излъчване на цифрова телевизия, което стартира преди четири години, сега се е формирало в значителен мащаб. Цифровият видеозапис, цифровите специални ефекти, системите за нелинейно редактиране, виртуалните студиа, средствата за цифрово излъчване, мрежовите масиви на твърди дискове и роботизираните цифрови системи за възпроизвеждане последователно навлизат в системите за видеонаблюдение и провинциалните и общински телевизионни станции. Стандартната цифрова телевизия с висока разделителна способност SDTV/HDTV е посочена като голям национален проект за научноизследователска индустрия, а пилотното излъчване е проведено на Централната радио-телевизионна кула. Понастоящем производството на цифрова телевизионна програма в моята страна и наземното излъчване на цифрова телевизия бяха интензивно популяризирани и „Единадесетият петгодишен план“ ще бъде подготвителният период за цялостната промяна на цифровата телевизия в моята страна и важен етап от прехода на излъчващата и телевизионната система от аналогова към цифрова.
Този дизайн е предназначен да се справи с тази тенденция и да отговори на огромното търсене на пазара на многоканално оборудване за оптично предаване на цифрови видеосигнали ASI/SDI. Това е оптично предавателно оборудване, което използва технология за мултиплексиране с разделяне на времето за едновременно предаване на два ASI/SDI цифрови видео сигнала в оптично влакно. Този дизайн може да постави солидна основа за разработването на по-високоскоростни асинхронни цифрови сигнали за оптично предаване в бъдеще.
1. План за внедряване на системата
Серийният сигнал ASI/SDI се прекроява от изравнителната верига и се преобразува в набор от диференциални сигнали; след това часовникът в сигнала се извлича през веригата за възстановяване на часовника за използване при следващото декодиране и синхронизация на сигнала; след преминаване през декодиращата верига, серийният високоскоростен сигнал се трансформира в паралелен нискоскоростен сигнал, за да се подготви за следващия процес на електрическо мултиплексиране; накрая, асинхронният сигнал се синхронизира с локалния електрически мултиплексиращ часовник чрез настройката на веригата FIFO, като по този начин се реализира локалното електрическо мултиплексиране; След това се предава към приемния край чрез електрическо/оптично преобразуване на оптичния модул. След получаване на сигнала приемният край преминава през поредица от обратни схеми за преобразуване, за да възстанови оригиналния ASI/SDI сериен сигнал, за да завърши целия процес на предаване.
В този дизайн технологията за електрическо мултиплексиране на ASI/SDI сигнали е ключът към цялата техническа връзка. Тъй като скоростта на сигнала ASI/SDI, необходима за мултиплексиране на мощност в проекта, е много висока, стандартната скорост достига 270 Mbit/s и не е хомоложно мултиплексиране на сигнал, трудно и неикономично е директното мултиплексиране на сигнала и е необходимо първо да бъдат възстановени. Часовникът на всеки сигнал преобразува високоскоростния сериен сигнал в нискоскоростен паралелен сигнал и след това регулира тактовия темп на всеки сигнал чрез схемата на чипа FIFO за постигане на синхронизация с локалния часовник и след това мултиплексира двата електрически сигнала чрез програмируемия чип, И след това реализирайте мултиплексното предаване с разделение на времето. Едва след тази поредица от процедури за обработка на сигнал може да се осъществи плавен процес на демултиплексиране в приемния край, което е и основната техническа точка на проекта.
В допълнение, заключването на електрическото мултиплексиране също е проблем. Колкото повече сигнални канали, толкова по -висока е скоростта, толкова по -трудно е да се заключи и по -високи са техническите изисквания за разположението на печатната платка. Този проблем може да бъде решен много добре чрез различни лечения, като разумно поставяне на различни компоненти и научно филтриране на бъркотията.
2. Хардуерна верига
В този дизайн основното използване е най -новият мощен и стабилен цифров видео чипсет от National Semiconductor. Чипът за декодиране и серийно/паралелно преобразуване е CLC011; чипът за кодиране и паралелно/серийно преобразуване е CLC020; чипът за възстановяване на часовника е LMH0046; адаптивният чип за изравняване на кабели е CLC014; чипът CPLD е LC4256V от LATTICE; чипът FIFO е IDT72V2105 от IDT.
Изравнителната част на процеса на обработка на веригата е показана на фигура 2. От фигура 2 може да се види, че еднократният входен ASI/SDI сериен сигнал се преоформя след преминаване през изравнителната верига и се преобразува в набор от диференциални сигнали, което е готов за последващия процес на възстановяване на часовника. След преминаване на изравнителната верига, качеството на сигнала се подобрява значително и формите на вълните на входния и изходния сигнал се сравняват, както е показано на фигура 3.
Фигура 2 Балансираща част от процеса на обработка на веригата
Фигура 3 Сравнение на формата на вълната на изравнителната верига
Частта за възстановяване на часовника в процеса на обработка на веригата е показана на фигура 4. От фигура 4 може да се види, че режимът на работа на чипа е правилно зададен, 27M часовник е осигурен локално за използване на чипа за възстановяване на часовника, балансираното високо -диференциален сигнал за скорост се въвежда към чипа, а серийният сигнал се възстановява след обработката на чипа Часовият сигнал в него се използва от следната декодираща част от веригата. В същото време чипът може да поддържа и възстановяване на часовника за сигнали с висока разделителна способност.
Фигура 4 Част за възстановяване на часовника в процеса на обработка на веригата
Процесът на декодиране на част от веригата е показан на фигура 5. Може да се види от фигура 5, че серийният часовник и серийните данни, възстановени от чипа за възстановяване на часовника, се въвеждат в декодиращия чип, след серийно/паралелно преобразуване, 10-битов паралелни данни и 27M паралелен часовник се извеждат, за да подготвят часовника за следната верига FIFO Настройте употребата. Времевата диаграма на сигналите във всеки работен режим е показана на фиг. 6.
Фигура 5 Декодиране на част от процеса на обработка на веригата
Фигура 6 Диаграма на сигнала за всеки режим
Частта FIFO на процеса на обработка на веригата е показана на фигура 7. Сред тях часовникът за четене използва 27M паралелен часовник, възстановен от кодиращата верига, а часовникът за запис използва локалния 27M часовник. 10-битовият паралелен сигнал, преминаващ през FIFO, се синхронизира с локалния часовник чрез настройка, за да се подготви за последващия вход към CPLD за електрическо мултиплексиране. Процедурата за електрическо мултиплексиране на CPLD е следната, сред които 2BP-S е процедурата за мултиплексиране, а 2BS-P е процедурата за демултиплексиране.
Фигура 7 FIFO част от процеса на обработка на веригата
Архитектура СХЕМАТИЧНА на 2BP-S е
SIGNAL gnd: std_logic: = '0';
SIGNAL vcc: std_logic: = '1';
Сигнал N_25: std_logic;
Сигнал N_12: std_logic;
Сигнал N_13: std_logic;
Сигнал N_15: std_logic;
Сигнал N_16: std_logic;
Сигнал N_17: std_logic;
Сигнал N_21: std_logic;
Сигнал N_22: std_logic;
Сигнал N_23: std_logic;
Сигнал N_24: std_logic;
Започнете
I30: G_D Port Map (CLK => N_25, D => N_13, Q => N_22);
I29: G_D Port Map (CLK => N_25, D => N_16, Q => N_23);
I34: G_OUTPUT Карта на порта (I => N_22, O => Q0);
I33: G_OUTPUT Карта на порта (I => N_23, O => Q1);
I2: G_INPUT Port Map (I => CLK, O => N_25);
I7: G_INPUT Карта на порта (I => A, O => N_12);
I8: G_INPUT Карта на порта (I => LD, O => N_21);
I6: G_INPUT Карта на порта (I => B, O => N_15);
I12: G_2OR Карта на порта (A => N_17, B => N_24, Y => N_16);
I16: G_2AND1 Карта на порта (AN => N_21, B => N_22, Y => N_24);
I21: G_2AND Карта на порта (A => N_21, B => N_12, Y => N_13);
I20: G_2AND Карта на порта (A => N_21, B => N_15, Y => N_17);
Край СХЕМАТИЧЕН;
Архитектура СХЕМАТИЧНА на 2BS-P е
SIGNAL gnd: std_logic: = '0';
SIGNAL vcc: std_logic: = '1';
Сигнал N_5: std_logic;
Сигнал N_1: std_logic;
Сигнал N_3: std_logic;
Сигнал N_4: std_logic;
Започнете
I8: G_OUTPUT Карта на порта (I => N_4, O => Q0);
I1: G_OUTPUT Карта на порта (I => N_5, O => Q1);
I2: G_INPUT Port Map (I => CLK, O => N_3);
I3: G_INPUT Карта на порта (I => SIN, O => N_1);
I7: G_D Port Map (CLK => N_3, D => N_4, Q => N_5);
I4: G_D Port Map (CLK => N_3, D => N_1, Q => N_4);
Край СХЕМАТИЧЕН;
Кодиращата част от процеса на обработка на веригата е показана на Фигура 8. След получаване на данните, приемащият оптичен модул възстановява паралелните данни и синхронния часовник чрез програмата за демултиплексиране на CPLD и след това възстановява оригиналния високоскоростен сериен сигнал през кодираща чип верига, която накрая се извежда от предавателното устройство след задвижване от чипа на кабелния драйвер. Завършете целия процес на прехвърляне. Сред тях сигналната последователност на частта на кодиращата схема е показана на Фигура 9.
Фигура 8 Кодова част от процеса на обработка на веригата
Фигура 9 Диаграма за синхронизиране на сигнала на кодиращата верига
3. заключителни бележки
Дизайнът на базираното на CPLD асинхронно оборудване за оптично мултиплексиране на ASI/SDI сигнал за мултиплексиране използва най-новата технология за електрическо мултиплексиране/демултиплексиране на ASI/SDI сигнал, което може да реализира предаването на мултиплексиране на времево разделяне на два сигнала, замествайки предишното мултиплексиране с разделяне на вълните Технологията -базиран многоканален режим на предаване на асинхронен сигнал значително спестява производствени разходи и допълнително подобрява пазарната конкурентоспособност на продуктите.
Нашата друг продукт:
